// altclkctrl.v

// Generated using ACDS version 18.1 222

`timescale 1 ps / 1 ps
module altclkctrl (
		input  wire  inclk,  //  altclkctrl_input.inclk
		output wire  outclk  // altclkctrl_output.outclk
	);

	altclkctrl_altclkctrl_181_cf6o3fq altclkctrl_0 (
		.inclk  (inclk),  //   input,  width = 1,  altclkctrl_input.inclk
		.outclk (outclk)  //  output,  width = 1, altclkctrl_output.outclk
	);

endmodule
